Re: Neue Farnell-Website :-(

Oliver Bartels wrote:

Du setzt für deine Anwendungen ja die fetten FPGAs ein, meinst
du sowas würde auch für einen Cyclone oder Spartan funktionieren?

Mit einem Spartan 3A DSP würde er funktionieren, die hiesigen
Vertreter von Xilinx liegen mir auch ziemlich in den Ohren, dass
ich den verwenden möge. Die von Lattice allerdings auch ;-)

Nicht eher da du doch bitte auf den Spartan 6 warten sollst, weil der das alles viel schicker machen wird? Der Vaporwareverdacht schwingt da doch immer mit, mal schauen wann das tatsächlich mal etwas konkreter wird.

Wir nutzen momentan einen ECP2M-70 für unser CIFDM
Basisband-Board, weil der auch SERDES Links hat, über die
sowohl das optische GigE als auch optionale High Speed
ADC geführt sind.

Die Spartan 6 sehen zumindest ziemlich nach Reaktion auf diese Lattice Bausteine aus.

Damit Du einen Eindruck hast: Wir unterhalten uns um
rund 12000 Zeilen VHDL, allerdings mit doch einigen
Kommentaren im Programmcode. Das passt alles in ein
FPGA der Kategorie ECP2M.

Wobei die Anzahl an Zeilen wenig sagt, wie groß das am Ende wird. Oft ist doch gerade die raffinierte Lösung ein paar Zeilen länger dafür im FPGA kleiner und schneller.

Der Grund sind primär die Routing Delays auf dem FPGA,
nicht die Logik, das Routing kostet rund 70 bis 80% der
Zykluszeit.

Wobei zumindest die DSP Slices bei den Xilinxteilen sehr nette Direktverbindungen haben. Begreift zwar das Synthesetool nicht selbstständig, aber wenn man ihm das von Hand beibringt und die Struktur aufs eigene Problem passt wird das ganze schon sehr schnell. Da hat man dann eher das Problem, das die restliche Logik im FPGA nicht mithalten kann.

Bei letzterem tun sich übrigens selbst große Prozessoren
unheimlich schwer, wenn er nicht vorhersagbar ist (eben
weil da echt was entschieden wird, CORDIC ist ein ganz
klassischer Fall für derlei CPU-Unbill, die Sprünge sind nur
vom Ergebnis abhängig), da haut es jedesmal die ganze
Pipeline weg.

Habs jetzt nur kurz überflogen, aber sieht für mich nach einem Kandidaten für ein conditional move aus. Hat der DSP keinen entsprechenden Befehl?

Und wir haben momentan sogar noch einigen Platz im FPGA,
allerdings relativiert sich das etwas durch die steigenden
Routing Delays, sprich: Will man das FPGA ausquetschen,
dann wird es lahm,

Auch beliebt ist immer: (fast alle) RAM Blöcke voll. Wirklich voll bekommt man die Teile imho kaum, vorher stösst man eher an die Barriere Geschwindigkeit oder RAM Blöcke. Macht auch nicht wirklich mehr Spaß damit zu arbeiten, wenn die Teile fast ganz voll sind und an der Geschwindigkeitsbarriere kratzen und die Routingzeiten plötzlich viel länger werden, bis er einen Lösung findet, die gerade noch so funktioniert.

Grüße,
Jan


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